Xilinx Vivado Design Suite 2018.1 HLx Editions 官方完整版(附安装破解+破解补丁license)

Xilinx Vivado Design Suite 2018.1是赛灵思公司生产的一款软件套件,用于综合和分析HDL设计,取代赛灵思ISE,并具有片上系统开发和高级综合的附加特性。Vivado代表了对整个设计流程(与ISE相比)的彻底改写和重新思考,并且被评论家描述为“精心构思,紧密集成,快速,可扩展,可维护和直观”。本次小编带来的是赛灵思推出Vivado设计套件2018.1 HLx版本。此发行版包含许多改进功能,可提高UltraScale +设备的结果质量并缩短运行时间。Vivado 2018.1还具有其他易用性改进功能,以确保您可以提高整体效率并更快地将产品推向市场。新的HLx版本为设计团队提供了利用基于C的设计和优化重用,IP子系统重用,集成自动化和加速设计关闭所需的工具和方法。结合UltraFast高级生产力设计方法指南,这种独特的组合可以使设计人员在高度抽象的同时促进设计重用,从而提高生产力。

功能介绍

Vivado设计套件是赛灵思公司生产的一款软件套件,用于综合和分析HDL设计,取代赛灵思ISE,并具有片上系统开发和高级综合的附加特性。与依靠ModelSim进行仿真的ISE不同,Vivado系统版本包含一个内置的逻辑仿真器。Vivado还引入了高级综合,并带有一个将C代码转换为可编程逻辑的工具链。Vivado被描述为“最先进的全面EDA工具,在数据模型,集成,算法和性能方面拥有所有最新的花样和哨子”。Vivado设计套件HLx版本包含部分重配置,Vivado HL设计版和HL系统版无需额外费用。保修期内的用户可以重新生成许可证以访问此功能。部分重新配置适用于Vivado WebPACK版本,价格低廉。

Vivado工具

用于DSP的系统生成器

•更新FFT / IFFT模块以使用新的FFT / IFFT LogiCORE IP v9.1

模型编写器

•查看,分析和比较定点信号:利用Simulink的数据记录

和可视化功能,如信号记录,模拟数据检测器,范围,

显示,到工作区块和端口值显示记录,可视化和比较

设计中的任意精度HLS定点数据类型。

•新的计算机视觉模块:添加了5个额外的reVISION xfOpenCV功能

计算机视觉库 - 密集非金字塔LK光流,直方图

均化,侵蚀,膨胀,大津阈值。

•新的示例设计:Lucas-Kanade(LK)用于运动检测的密集光流,

展示了使用Model Composer库以及自定义C / C ++中的块

代码导入功能,用于构建可综合设计。

•整数溢出检测:启用对整数的饱和度和换行检测

用于求和,减去,乘积,增益和数据类型的转换块

使用Simulink的数据有效性诊断进行设计。

•C / C ++代码导入中的参数化:创建自定义模型编辑器块,

通过C / C ++代码导入功能,支持标量,矢量和矩阵

参数可以灵活而快速地探索参数空间

模拟。

•C / C ++代码导入中的功能模板支持:创建自定义模型编辑器

通过使用函数来支持多种数据类型的模拟

源代码中的模板,可以快速探索数据类型,包括

定点设计。

•三角函数块的增强:支持的扩展数据类型

三角函数块:atan,atan2,cos,cosh,sin,sinh,tan。

•有关上述功能的更多详细信息,请参阅Model Composer用户指南

(UG1262)[参考资料21]和各个块文件。

Vivado HLS

在2017.4之前,设计者通过使用例如FIFO深度来请求FIFO深度。深度= N参数

#pragma HLS流或config_dataflow的-fifo_depth参数

自动递增到RTL生成步骤中的N + 1。这导致了不匹配

在用户请求之间,由GUI显示的深度(与之相同)

被用户请求)以及RTL中的实际深度。随着2018.1这个增量

深度不再发生。这意味着一些设计现在可能会陷入僵局

设计师为了得到N + 1的深度而在N上指定了深度。这些设计必须

现在可以通过修改Tcl命令或用于指定的编译指示来改变

先进先出深度,以便现在要求的深度为N + 1。

集成设计环境

•简化和有组织的菜单将改善您的Vivado体验。小类

被添加到文件菜单中以缩短菜单。新的“报告”菜单分类

并在一个菜单下整合所有Vivado报告。

•使用Tcl设置和配置自定义命令工具栏。包含这些Tcl命令

在你的Tcl App中安装和卸载特效,并用一个单独执行你的Tcl App

按钮点击。

功耗分析和Xilinx功耗估算器(XPE)

•为Zynq UltraScale + RFSoC设备分析电源,为其提供新的直观界面

RFADC-DAC和SD-FEC内核。

•分析Virtex UltraScale + HBM器件的功耗。 XPE提供单独的总功率

用于FPGA和HBM器件部分。

Vivado IP集成器

•端口和框图元素现在可以固定在画布上以防止它们

在电路图重新绘制期间移动。现在用户图可以准确表示

数据流通过设计。

•选择性地升级BD画布上的IP。选择升级哪个IP以及何时执行

它取决于你的设计时间表。

•增强的查找对话框让您可以在块设计上执行详细的搜索。使用

基本搜索或高级正则表达式来帮助遍历设计。

•IP Packager现在可以存档用于创建打包IP的所有源

安装激活教程

1.本站下载解压,加载或者加压Xilinx Vivado Design Suite 2018.1iso包,运行里面的xsetup.exe安装

2.点next继续

3.点接受协议,继续下一步,记得有3个要接受

4.选择安装选项,点next

5.继续点next

6.选择安装目录,点next

7.创建安装目录,开始点install安装

8.耐心等待

9.完成安装

10.安装完成后,导入补丁即可完美激活

新功能介绍

Vivado®2018.1引入了新的Zynq®UltraScale +™RFSoC和Virtex®UltraScale +™

HBM设备。 此版本包含许多改进结果质量的进步

并缩短UltraScale +设备的运行时间。 Vivado 2018.1还具有更多易用性

改进以确保您可以提高整体效率并让您的产品获得

市场更快。

以下设备和功能也在此版本中更新。

设备支持

Vivado的这个发行版引入了Zynq UltraScale + RFSoC和Virtex UltraScale + HBM

设备。 XASpartan®-7系列还支持其他器件。

本版本中引入的新设备:

•Virtex UltraScale + HBM:

°XCVU37P ES1

°XCVU33P ES1

°XCVU35P ES1

°XCVU31P ES1

•Zynq UltraScale + RFSoC:

°XCZU21DR

°XCZU25DR

°XCZU27DR

°XCZU28DR

°XCZU29DR

•XA Spartan-7:

°XA7S6

- Zynq UltraScale + RFSoC和Virtex UltraScale + HBM器件

- 通过简化IP流量和IP集成器的使用改进提高生产力

- 为部分重配置提供新的帮助器IP和器件支持

- Model Composer中的新功能和新功能

- 改进的UltraScale +实现:Fmax提高5.5%,编译时间缩短1.6倍

- 此版本中引入的生产设备

。Zynq UltraScale + MPSoC:XCZU11EG(-3),XCZU15EG(-3),XCZU17EG(-3),XCZU19EG(-3)

。Kintex UltraScale +:XCKU3P(-3),XCKU5P(-3),XCKU11P(-3),XCKU13P(-3),XCKU15P(-3)

。Virtex UltraScale +:XCVU3P(-3),XCVU5P(-3),XCVU7P(-3),XCVU9P(-3)

。Artix-7和Spartan-7:XC7A25T(-2LE(0.9V)),XC7A12T(-2LE(0.9V)),XC7S100(-1,-2),XC7S75(-1,-2),XC7S25 ),XA7S25(-1I,-2I,-1Q),XA7A25T(-1I,-2I,-1Q),XA7A12T(-1I,-2I,-1Q)

- 新的斯巴达-7装置:XC7S6,XC7S15,XA7S6和XA7S15

- WebPACK中启用的新设备

。Artix-7:XC7A12T,XC7A25T

。XA Artix-7:XA7A12T,XA7A25T

。XA Spartan-7:XA7S25

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